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    公开号:WO1980002624A1
    申请号:PCT/JP1980/000106
    申请日:1980-05-17
    公开日:1980-11-27
    发明作者:Y Takemae
    申请人:Fujitsu Ltd；Y Takemae；
    IPC主号:H01L29-00
    专利说明:
    [0001] 明 ' 細 書
    [0002] 発明の名称
    [0003] 半導体メ モ リ 装置及びその製造方法 .
    [0004] 技術分野
    [0005] 本発明は半導体メ モ リ 装置、 特に 1 ト ラ ン ジ ス タ 、 1 キ ヤ ハ。 シ タ メ モ リ セ ル及びその製造方法に関する も のである。
    [0006] 背景技術
    [0007] 1 ト ラ ン ジ ス タ 、 1 キ ヤ ハ。 シ タ メ モ リ セ ルでは、 第 1 図に示 した様に 1 ケ の MOS ト ラ ン ジ ス タ （ 1 )と 記憶容量 （ 2 ) とで 1 ビ ッ ト を構成 しているので、 1 ト ラ ン ジス タ 、 1 キ ヤ ノ シ タ メ モ リ セ ルはダィ ナ ミ
    [0008] V ク メ モ リ の中では-最も 簡単 回路構成でめ る 。
    [0009] 1 図に示 した様に、 それぞれの MOS トラ ン ジス タ
    [0010] ( 1 )はそのゲー ト を ワー ド線 （W ) に接続し、 ソ ー ス を ビ ッ ト線 （ B )に接続している 。 ワ ー ド線 ( W ) と ビ ッ ト線 （ B ) とは平面図で見て直角に交叉 している 1 ト ラ ン ジ ス タ 、 1 キ ヤ ハ0 シ タ メ モ リ セ ル の 1 ピ ツー ト の構造の一例を第 2 A 図及び B 図に示す
    [0011] 上記 1 ビ ッ ト のそれぞれ平面図及び斬面図を示す 第 2 A 図及び第 2 B 図で、 参照数字 3 , 4 及び 5 は それぞれキ ヤ ハ。 シ タ電極、 二.酸化 シ リ コ ンか ら なる キ ャ パ シ タ 用絶縁膜、 シ リ コ ン基板中の電荷蓄積部 を示す。 前記、 キ ヤ ハ。 シ タ電極 （ 3 )、絶緣膜（ 4 )、電荷蓄積部 ( 5 )は MOS ダイ オー ドを構成 し、 キ ヤ シタ竃極 ( 3 )、 絶縁膜 （ 4 )及び電荷蓄積部 （ 5 ) の容量は MOS ダ イ オ ー ドに よ る容量である 。 こ の キ ヤ シ タ 電極 に印加される電圧が、 この MOS ダイ ォー ド （ 5 )の しきい値電圧以上である と電荷蓄積部の導電型が反 転して電荷が蓄積される 。 ゲー ト電極 （ 6 ) の付勢及 び除勢に よ っ て電荷蓄積部 （ 5 )からソ ー ス （ 7 )へ の電荷の移動が生じ、 その移動の有無に よ っ て 0 又 は 1 の情報を認知する も のである 。
    [0012] メ モ リ セ ル の各々 は周囲を厚い絶籙膜 （ 8 )によつ て囲まれ、 隣接する メ モ リ セ ル と分離されて る 。
    [0013] B は MOS ト ラ ン ス タ の ソ ー ス （ 7 ) を相互に接続 する ト線である 。 グー ト電極 （ 6 )は第 2 A図及 び第 2 B 図で示されたヮ ー ド線 （W) の一部と ¾つ て る 。 キ ヤ シ タ 電極 （ 3 ) の上方にゲ一 ト電極 （6) がォ—パー ラ ッ プ している半導体メ モ リ 装置のメ モ リ セ ルは米国特許第 3, 9 9 6, 65 8号にて公知である こ の様 従来の構造のメ モ リ セ ル では、 キ ヤ シ タ用絶椽膜 （ 4 )は酸化膜を用いる事が一般的である が、 酸化膜の破壊電界が 2 Zcmな し 5 /cmである ため酸化膜厚を現状の厚さである 2 0 0 し 500 よ 薄 く する事は困難である 。 こ の為絶緣膜の単 位面積当 ！） の容量を ある程度以上大き く する事は困
    [0014] OMPI 難であ ！）、 これがメ モ リ セ ルを小型化するための最 大の制約と な つ て ^る Ο
    [0015] メ モ リ セ ル の製造のためには、 フ ォ ト .リ ン グ ラ フ ィ ¾ζ衛を用 たマ ス ク合わせ工程を数回繰 ] 返 し行 な う 。 その場合にマ スク合せの誤差を見込ま ねば ¾ らず、 その誤差分のみ広 面積を必要とする 。
    [0016] 特に多結晶シ リ コ ンか らな る キ ヤ ハ0 シ タ 電極 （3 ) のハ°タ ー ン ニ ン グす わち境界画定はメ モ リ セ ル の 面積に と つ て重要である 。 前工程の分離用絶縁膜 ( 8 ) のハ0タ ー ン ニ ン グが絶縁膜 （ 8 ) の理論:位置か ら ずれる と、 キ ャ ハ0 シ タ用絶縁膜 （ 4 ) の面積が所要面 積 よ ] 小さ く るる場合 も あ ] 、 そ うする とキ ヤ ハ0 シ タ が所要容量よ ]3 減少するために、 必要る最小絶緣 膜面積を F と する と マス ク合せの最大誤差 R を考慮 して、 F + R の ハ0 タ ー ン面積に形成する必要がある 。 そのために、 ビ ク 当 ] の所要面積は増加する 。 ' 発明の開示
    [0017] 本発明は上記の様 小型化を阻害する従来の半導 体メ モ リ 装置の問題点を解消せ しめて高集積化半導 体メ モ リ 装置を提供する こ と を 目的 と して る。
    [0018] 本発明はセ ル フ ァ ラ ィ メ ン ト に よ っ て小型の半導 体メ モ リ-装置を製造する と とを他の.目的と している 。
    [0019] メ モ リ セ ル のそれぞれが 1 個の ト ラ ン ジス タ及び
    [0020] 1 個の記憶容量領域を含ん.でな る半導体メ モ リ装置 の篼徵は、 それぞれの記憶容量領域が、 （a)窒化シ リ コ ン膜を含んで る キ ヤ ハ0 シ タ と、 （b) キ ヤ ハ。シタ電 極と、 （c)前記キ ヤ ハ。 シ タ下方の電荷蓄積-領域と、 を 含んでな ] 、 こ の領域は半導体への不純物導入に よ ] 予め反転せしめ られている こ と、 及びそれぞれの メ モ リ セ ル が直交する方向に延びる厚い絶縁膜と フ ィ ー ル ド · シ ー ル ド層 と の組合わせに よ 相互に分 離されている こ と にある 。
    [0021] 本発明の半導体メ モ リ 装置ではキ ヤ ハ。 シ タ用絶緣 膜と して窒化シ リ コ ン膜 （ S i 3N4 ：) が用い られて る ので、 ま たその誘電率は二酸化シ リ コ ン膜 （Si02) に比 し、 誘電率が 1- 5 〜 2 倍大き く なる ので、 二酸 化シ リ コ ン膜キ ヤ ハ。 シ タ に比べて小面積で大き なキ ャ ハ。シタ を形成する こ とが可能である 。 しか し窒化 シ リ コ ン膜を使用する と キ ヤ ハ。 シ タ ンスが大き く る る反面、 窒化 シ リ コ ン膜は二酸化シ リ コ ン膜よ 結 晶性が悪 ので シ リ コ ン基板と の界面が若干不規則 にる るる どの理由に よ ])、 界面の しき 値 （ Vth ) が高 く な る 。 こ とで Vth が高 く なる と Vth の電圧に 相当する電荷は シ リ コ ン基板表面に蓄積され .い為、 蓄積電荷量は減少 して しま う 。 しき い値 （ Vth ) を -.低 く 安定. kする .ぇめに電荷蓄積部はィ-ォン注入 又 は拡散法 どによ シ リ コ ン基板と反対導電型の不 純物を該蓄積部に導入する こ どに よ ]3 予め反転され て る。 - フ ィ ー ル ド · シ ー ル ド層は多結晶 シ リ コ ン の導電 線であ ] 、 両隣 の シ リ コ ン基板領域を-カ ツ ト 才 フ する分離帯と して動作せ しめる 。 フ ィ ール ド · シ ， ル ドは、 常時、 接地電位、 パ ッ クケ、、一 ト イ ァス電 位又は上記力 ッ ト オ フを実現 し う る電位に接続され る
    [0022] 本発明に よ る半導体メ モ リ 装置の製造方法は、 第 一導電型を有する半導体基板上に複数の厚 絶縁膜 が第 1 方向に延びる よ う に形成 し、 前記半導体基板 上の前記厚 絶緣膜の間に薄い絶縁膜を形成 し、 （a) フ ィ ー ル ド · シ ー ル ド層用第 1 導電層及び（b) ヮ ー ド ラ イ ン用第 2 導電層を、 前記第 1 方向 と実質的に直 交する第 2 方向に沿 って延びる よ う に、 同時に形成 し、 第 1 及び第 2 導電層をマスク と して前記薄い絶 緣膜を除去 しそ して前記半導体基板の数部分を表出 させ、 こ の表出部に、 前記第 1 及び第 2 多導電層を マ ス ク と して第 2 導電型の不純物を導入 して電荷蓄 積領域を形成 し、 そ して電荷蓄積領域上に窒化シ リ コ ン膜に よ る キ ヤ ハ0 シ タ絶縁膜及びキ ヤ ハ0 シ タ電極 を形成する工程を含んでいる。
    [0023] 本発明方法による と、 フ ィ ーノレ ド · シ ー ル ド層は
    [0024] MOS ト ラ ン ジ ス タ の ゲ一 ト電極と同時に多結晶 シ リ コ ン を ハ0 タ ー ン ユ ン グ し て形成せしめ、 ま た キ ヤ ハ0
    [0025] OMPI シタ は上記ハ。タ ー ン ニ ン グ と セ ル ァ ラ イ ン で形成せ しめるため、 キ ヤ ハ。 シ タ の面積はキ ヤ ハ。 シ タ電極の ハ。タ ー ン - ン グ精度に関係な く 絶えず一定と 、 従来の よ う に最小ハ。タ ー ン面積 F に加えてマ ス ク合 せの誤差 R を考慮する必要はな く 、 以降キ ヤ ハ。 シ タ 用絶縁膜を形成する、 フ ィ ー ル ド ' シ ー ル ド層 とゲ 一 ト 電極間の空間を最小ハ°タ ー ン面積 F のみで充分 ハ。 タ 一 ユ ン グ でき、 かつそれと 同時に容量部と なる 部分に第 1 及び第 2 導電層のハ0タ ー ン ニ ングと セ ル フ ァ ラ イ ン で基板と 逆導電型の不純物を導入する事 がで き その為誘電率の高い窒化シ リ コ ン 膜をキ ヤ ハ。 シ タ 絶縁膜と して使用でき るため メ モ リ セ ル の単位 面積当 D の容量が高 ぐ る。 · .
    [0026] フ ィ ー ル ド · シー ル ド層はゲー ト 電極と 同時に形 成され、 その後セ ル フ ァ ラ イ ン で キ ヤ ハ0 シ タ部に基 板と逆導電型の不純物層が形成されその上に窒化シ リ コ ン 膜キ ヤ ハ° シ タ電極を形成でき るので上記の製 造方法は、 従来の工程 と比べて何ん ら工程を追加す る こ と も 。
    [0027] 図面の簡単な説明
    [0028] 第 1 図は 1 ト ラ ン ジ ス タ 、 1 キ ヤ ハ。 シ タ ー メ モ リ セ ル の回路例である。
    [0029] 第 2 A 及び 2 B 図は従来の 1 ト ラ ン ジ ス タ 、 1 キ ャ ハ0 シ タ ー メ モ リ セ ル の図、 それぞれ平面図及び断
    [0030] 、 V/rp W-ir,, 面図である 。
    [0031] 第 3 A ， 3 B 及び 3 C 図は本発明の一実施態様に 係る メ モ リ セ ルのそれぞれ平面図、 第 3 A 図 B - B 線の断面図及び第 3 Α図 C - C線の断面図である 。
    [0032] 第 4 A ない し 4 E図は本発明方法の一実施態様に 係る メ モ リ セ ルの製造段階を示す図面である。
    [0033] 発明を実施するための最良の形態 ，
    [0034] 以下、 本発明の 1 ト ラ ン ジ ス タ 、 1 - キ ヤ ハ0 シ タ メ モ リ セ ル の一実施態様を第 3 A , 3 B及び 3 C 図 を参照 して詳細に説明する。
    [0035] 第 3 A 図の平面図、 及び第 3 B 図の ビ ッ ト 線方向 の断面図、 及び第 3 C 図の ワ ー ド線方向の断面図は メ モ リ セ ルを図示した も の で、 記憶容量領域はキ ヤ ハ0シタ電極 （ 1 3 )と、 窒化シ リ コ ンか ら る絶縁膜 ( 1 4 )と、 シ リ コ ン基板 （ 1 0 )の導電型 （ 第 1 導電 型 ） と は反対導電型 （ 第 2 導電型 ） の拡散層すなわ ち電荷蓄積領域 （ 1 5 )と に よ ])形成されて る 。 ビ ッ ト 線方向の 1 5 - 1 、 1 5 - 2 の 2 ビ ッ ト のメ モ リ セ ルが第 3 B 図に図示されてお ] 多結晶 シ リ コ ン か らなる フ ィ ー ル ド · シ ー ル ド線 （ 2 0 )を介在せし めて相互に分離 している 。 ビ ッ ト 線方向 と直交する ワ ー ド.線方向の 1 5 — 1 、 1 5 - 3 の 2 ビ ッ ト のメ モ リ セ ル （ 第 3 A図 ） は厚 絶緣膜 （ 1 8 )に よ ]3 相 互に分離されている 。
    [0036] OMPI
    [0037] 、 多結晶シ リ コ ンか らなる ワ ー ド線 （ 1 6 )は MOS ト ラ ン ジ ス タ の ゲー ト電極と っ て い る部分と、 隣接- ト ラ ン ジス タ の これらの電極を相互に接続する導電 線部分とか らな ] 、 後者は厚い絶縁膜 （ 1 8 )上を前 者は薄 絶緣膜 （ 24 )上にある 。
    [0038] 上記の如 く 相互に分離されている メ モ リ セ ル の キ ャ ハ。 シ タ電極 （ 1 3 )上に絶縁膜 （ 2 1 )を被着 し、 こ れに MOS ト ラ ン ジ ス タ の ソ ー ス領域 （ 1 7 )を表出す る 開孔を形成 し、 そ してソ ー ス領域 （ 1 7 )を相互に 接続する ビ ッ ト ラ イ ン （ 22 )を絶緣膜 （ 21 )上に形 成する 。
    [0039] 上記メ モ リ セ ル では、 電荷蓄積領域 （ ί 5 )の面積 は、 第 1 方向 （ ビ ッ ト 線方向 ） に伸びる厚い絶緣膜 ( 図示せず ） の一対と、 第 2 方向 （ ワ ー ド線方向 ） に伸びる MOS ト ラ ン ジス タ のゲ一 ト 電極 （ 1 6 )と、 第 2 方向に伸びる フ ィ ー ル ド · シ ー ル ド層 （ 2 0 )と、 に よ D囲まれた矩形表面領域の面積よ U若干大き く って る。 これ らの絶緣膜、 ゲー ト電極及び フ ィ ー ル ド · シー ル ド層を分離境界 と総称する 。 さ らに、 キ ヤ ハ。 シ タ 用絶綠膜 （ 1 4 )及びキ ヤ ハ。 シ タ 電極 （13) は分離境界に囲まれたシ リ コ ン基板の表面を完全に 被覆 してお ！） 、 またキ ヤ ハ0 シ タ電極 （ 1 3 )及び絶緣 膜 （ 1'4 )の末端は分離境界上にある。 よ っ て、 キ ヤ ペ シ タ電極 （ 1 3 )の ハ0 タ ー ン ニ ン ク、精度は、 こ の電
    [0040] O PI WIPO 極 （ 1 3 )か ら絶緣膜 （ 1 4 )に加え られる電荷の量を 決めるのではな く 、 単に電極 （ 1 3 )の末端を決める ' に過ぎ い。
    [0041] フ ィ ー ル ド ， シ ー ル ド層 （ 2 0 )下方の絶縁膜
    [0042] ( 24' )は厚さ及び材質がゲー ト絶緣膜 （ 24 )の も の と 同 じである ので、 絶緣膜 （ 24' )はゲー ト 絶縁膜
    [0043] ( 24 )と同時に形成で き、 絶縁膜 （ 24' ) の形成のた めには MOS ト ラ ン ジ ス タ と比較 して余計な工程が必 要でない。
    [0044] 厚 絶.縁膜 （ 1 8 )及び窒化シ リ コ ン の絶縁膜 （14) の厚さはそれぞれ 5 00 0ない し 2 0 0 0 0 及び 200
    [0045] い し 5 0 0 が好ま し 。 個々 の電荷蓄積領域又 は個々 の窒化膜 （ 1 4 )の面積は窒化膜の容量が 6 4 k ビ ッ ト の メ モ リ セ ルにつ て最低 0. 0 2 pFに ¾る よ う にする こ とが好ま しい。
    [0046] 本発明の製造方法を第 4 A な し 4 E 図の工程順 図に よ 1)説明する 。 尚、 第 4 A ない し 4 E図は第 3 B 図 と 同様の ビ ッ ト線方向の断面図面である 。 先づ メ モ リ セ ル分離の厚い絶綠膜 （ 1 8 ) ( 第 3 A及び 3 B 図参照、 第 4 A ¾い し 4 E図には図示されていな い ） を シ リ コ ン基板 （ 1 0 )上に第 1 方向 （ ビ ッ ト線 方向 ） に形成 し、 次に—、 厚い絶緑膜 （ 1 8 )が作 られ て ない部分には薄い絶縁膜 （ 1 9 ) ( 第 4 A図 ） ¾ 形成する。 厚い絶緣膜 （ 1 8 )は公知の局部酸化法に
    [0047] OMFI _ よ っ て、 一方二酸化ケイ 素の薄 絶縁膜 （ 1 9 )は公 知の、 熱酸化法に よ っ て形成され.る 。
    [0048] 次に CVD法 どを用いて多結晶 シ リ コ ン 層を絶緣 膜 （ 1 8 )及び （ 1 9 )が形成されている シ リ コ ン基板 ( 1 0 )上に、 被着せ しめ、 そ して第 4 B 図に示すよ う に該多結晶 シ リ コ ン層をハ。タ ー ン ニ ン ク、して、 ゲ 一 ト電極 ¾含むワ ー ド線 （ 1 6 )と フ ィ ー ル ド · シー ル ド層 （ 20 )を同時に形成する。 ワ ー ド線 （ 1 6 )及 び フ ィ ー ル ド · シ ー ル ド層は第 1 方向 と実質的に直 交する第 2 方向 （ ヮ ー ド線方向 ） に延在 してお ] 、 ま た厚 絶録膜 （ 1 8 ) ( 図示されているい ） をま た ^で る。
    [0049] 次に第 4 C 図に示す様に露出 した絶録膜 （ 1 9 )を エ ッ チ ン グ除去 した後 第 4 D 図に示す様にシ リ コ ン基板 （ 1 0 )の第 1 導電型 と は反対導電型 （ 第 2 導 電型 ） の不純物を、 絶緣膜 （ 1 9 )の除丟に よ ])表出 したシ リ コ ン基板 （ 1 0 )に導入する こ と に よ ！）、 電 荷蓄積用拡散層 （ 1 5 )と MOS ト ラ ン ジス タ の ソ ー ス 域 （ 1 7 )と を同時に形成する 。 不純物の導入のため には拡散法又はィ オ ン注入法を使用する こ とがで き O
    [0050] 次に第 4 D 図に示す様に窒化シ リ コ ン の薄層及び 多結晶 シ リ コ ン層を逐次シ リ コ ン基板 （ 1 0 )上に被 着させ、 そ してハ。タ ー ン - ン グ して、 近接する 2 つ VvIFO の メ モ —リ セ ル （ 1 5 - 1 , 1 5 - 2 ) の多結晶シ リ コ ン の キ ヤ タ シ タ 電極 （ 1 3 )及び窒化シ リ コ ン膜の キ ヤ ハ0 シ タ 用絶縁膜 （ 1 4 )を形成する 。 多結晶 シ リ コ ン の キ ヤ ハ0 シ タ電極 （ 1 3 )及び窒化シ リ コ ン膜の 絶縁膜 （ 1 4 )のハ。タ ー ン ニ ング精度は、 窒化シ リ コ ンの薄層の容量に全 く 影響を与えない。
    [0051] 各拡散層 （ 1 5 )と各窒化シ リ コ ン の絶縁膜 （ 1 4 ) と の間に二酸化シ リ コ ン の薄膜 （ 図示せず ） を介在 せ しめて も差しつかえる い。 しか しこの二酸化シ リ コ ン 膜に よ ] キ ヤ ハ0 シ タ の厚さが増大する ために二 酸化シ リ コ ン膜の厚さはで き る だけ薄い方が よ い。
    [0052] 次に第 4 E 図に示す様に絶緣膜 （ 2 1 )を第 4 A る し 4 D 図の製造ェ程を経たシ リ コ ン基板 （ 10 )の 全面に被着させ、 次に MOS ト ラ ン ジス タ ー の ソ ー ス 域 （ 1 7 )に窓開 き を行 ¾ 、 次いで蒸着法又はス ハ。 ッ タ 一法に よ っ て ア ル ミ ニ ウ ムを被着 し、 ハ0 ター ン ニ ング して ソ ー ス域 （ 1 7 )の電極を含む ピ ッ. ト線 B を形成する。
    [0053] 産業上の利用可能性
    [0054] 本発明はキ ヤ ハ。 シタ用窒化シ リ コ ン膜と フ ィ ー ル ド · シ ー ル ド層 と を利用 して高集積化に最適な構造 と した】 ト ラ ン ジ ス タ 、 1 キ ヤノ シ タ ー メ モ リ セ ル を従来 と同様に簡便る製造方法にて製造する こ とが で き る の で、 従来よ ] も一層小型化され、 集積度を 向上せ しめ I C や LS i の製造に工業上利用で き る 。
    [0055] 本発明は電荷の移送及び蓄積が P 又は N チ ヤ ネ ル ( P 又は N導電型拡散層 ） 内にて実現される何れの メ モ リ セ ル に も適用でき る こ とはい う ま でも ない。
    [0056] O FI IPJ~
    权利要求:
    Claims 請 求 の 範 囲 —
    1. メ モ リ セ ル のそれぞれが 1 個の MOS ト ラ ン ジ
    ス タ及び 1 個の記憶容量領域を含んで ¾ る半導体メ
    モ リ 装置にお て、 それぞれの記憶容量領域が、 （a)
    窒化 シ リ コ ン膜を含んでな る キ ヤ ハ。 シ タ と、 （b) キ ヤ
    ハ。 シ タ電極と、 （c)前記キ ヤ ハ。 シ タ下方の電荷蓄積領
    域と、 を含んで ] 、 こ の領域は半導体基板への不
    純物導入に よ ！） 予め反転せ しめ られて る こ と、 及
    びそれぞれのメ モ リ セ ル が直交する方向に延びる厚
    い絶縁膜と フ ィ ー ル ド- · シ ー ル ド層と の組'合わせに
    よ ]9相互に分離されている こ と を特徵と する半導体
    メ モ リ 装置。
    2. (d)第 1 方向に伸びる前記厚い絶縁膜の一対、
    (e)前記第 1 方向に対 して直角る第 2 方向に伸びる前
    記 MOS ト ラ ン ジス タ の ケ、、一 ト 電極及び（f)前記第 2 方
    向に伸びる フ ィ ー ル ド · シ ー ル ド層に よ っ て囲まれ
    た前記半導体基板の表面の面積よ ] 、 前記電荷蓄積
    領域の各々 の面積が僅かに大き い こ とを特徵とする
    請求の範囲 1 項記載の半導体メ モ リ 装置。
    3. 前記キ ヤ ハ。 ンタ（a)の窒化シ リ コ ン膜、 及び前
    記キ ャ ハ。 シ タ用の電極（b)が前記一対の前記厚い絶縁
    膜 ）、 前記ゲー 電極: (e).及び前記フ ィ 一ル ド · シ一
    ル ド層（f)に よ 囲ま れて る 前記半導体基板の表面
    領域を完全に被覆して る こ と を特徵とする請求の
    ― ο :π _ ヽ 範囲 2 項 よ る半導体メ モ リ 装置。
    4. 前記フ ィ ー ル ド · シ ー ル ド層が多結晶 シ リ コ ンか ら ¾ ]3、 ま た各フ ィ ー ル ド · シ ー ル -ド層と 前記 半導体基板の間に絶緣膜が形成されてお ]3 、 こ の絶 緣膜は前記 MOS ト ラ ン ジス タ のゲ一 ト 絶緣膜と同 じ 材質か ら る ] 且つ同 じ厚さを有する こ と を特徵とす る請求の範囲 1 項又は 2 項に よ る半導体メ モ リ 装置
    5. メ モ リ セ ルのそれぞれ力 1 個の MOS ト ラ ン ジ ス タ及び 1 個の記憶容量領域を含んでるる半導体メ モ リ 装置を製造する方法において、 ·第一導電型を有 する半導体基板上に複数の厚 絶縁膜が第 1 方向に 延びる よ う に形成 し、
    前記半導体基板上の前記厚い絶縁膜の間に薄い絶 縁膜を形成 し、
    フ ィ ー ル ドシー ル ド用第 1 導電層及び ヮ ー ドラ イ ン用第 2 導電層を、 前記第 1 方向 と実質的に直交す る第 2 方向に沿っ て延びる よ う に、 同時に形成 し、
    第 1 及び第 2 導電層を マス ク と して前記薄 絶縁 膜を除去 しそ して前記半導体基板の数部分を表出さ せ、 この表出部に、 前記第 1 及び第 2 導電層を マス ク と して第 2 導電型の不純物を導入 して電荷蓄積領 域を形成 し、 そ して電荷蓄積領域上に窒化シ リ コ ン 膜に よ るキ ャ ハ。 シ タ絶緣膜及びキ ヤ ハ0 シ タ電極を形 成する工程を含んでいる半導体メ モ リ 装置の製造方
    O FI
    WIFO 浒
    类似技术:
    公开号 | 公开日 | 专利标题
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    KR950009793B1|1995-08-28|반도체 장치
    US6413821B1|2002-07-02|Method of fabricating semiconductor device including nonvolatile memory and peripheral circuit
    US5272367A|1993-12-21|Fabrication of complementary n-channel and p-channel circuits | useful in the manufacture of dynamic random access memories |
    US6027947A|2000-02-22|Partially or completely encapsulated top electrode of a ferroelectric capacitor
    同族专利:
    公开号 | 公开日
    EP0028654A4|1982-07-15|
    JPS55153368A|1980-11-29|
    US4513304A|1985-04-23|
    DE3071347D1|1986-02-27|
    EP0028654A1|1981-05-20|
    EP0028654B1|1986-01-15|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    1980-11-27| AK| Designated states|Designated state(s): US |
    1980-11-27| AL| Designated countries for regional patents|Designated state(s): DE FR GB NL |
    1981-01-08| WWE| Wipo information: entry into national phase|Ref document number: 1980900914 Country of ref document: EP |
    1981-05-20| WWP| Wipo information: published in national office|Ref document number: 1980900914 Country of ref document: EP |
    1986-01-15| WWG| Wipo information: grant in national office|Ref document number: 1980900914 Country of ref document: EP |
    优先权:
    申请号 | 申请日 | 专利标题
    JP79/61227||1979-05-18||
    JP6122779A|JPS55153368A|1979-05-18|1979-05-18|Semiconductor memory device|DE8080900914T| DE3071347D1|1979-05-18|1980-05-17|Semiconductive memory device and fabricating method therefor|
    EP19800901802| EP0036006B2|1979-09-27|1980-09-29|Heat exchanger unit having tubes made solely from a copper-zinc alloy|
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